第二階段實作考試

實作內容: 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. 並決定 0-Hazard 所在, 並改進設計, 使其成為 0-Hazard Free. 所有數位電路設計(改進前後), 均以 結構化 Verilog 設計, 僅使用NAND 邏輯閘(不含其他型式), 最後於 SynaptiCAD 模擬驗證....

MaxPlus-II 模擬 1-Hazard 的電路圖與時序圖

第一階段實作考試

實作內容: 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. 並決定 0-Hazard 所在, 並改進設計, 使其成為 0-Hazard Free. 所有數位電路設計(改進前後), 均以 Maxplus-II Schematic 方式模擬驗證....

清大電機--有關 Verilog 的課程輔助敎材

有關 Verilog 的課程輔助敎材 (點選網頁中 Stage1,2,3 部分進入閱讀)

http://larc.ee.nthu.edu.tw/~jcyeh/4292/

SynaptiCAD 使用簡介

http://www.dyu.edu.tw/~cschen/CODA/doc/syncad.doc

課程中會用到的工具軟體下載.....MaxPlus II 學生版 下載

1. 按滑鼠右鍵, 選 [另存目標] 到硬碟目錄, 再點選執行 解壓縮 到您要的目錄...... http://www.dyu.edu.tw/~cschen/Verilog%20Computer%20Design/Maxplus2.exe

2. 點選執行 MAXSTART.EXE

課程中會用到的工具軟體下載.....SynaptiCAD 試用版 下載

1. 按滑鼠右鍵, 選 [另存目標] 到硬碟目錄, 再點選執行 解壓縮 到您要的目錄......http://www.dyu.edu.tw/~cschen/Verilog%20Computer%20Design/SynaptiCAD.exe

2. 點選執行 SYNCAD.EXE

請95-上學期(95年9月)修課同學在這個訊息下, 留下自己的部落格網址....

為方便評估同學學習成效, 請在這個訊息下回POST, 留下自己的部落格網址....

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謝謝合作.......