Verilog 數位設計
Monday, October 30, 2006
第一階段實作考試
實作內容: 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. 並決定 0-Hazard 所在, 並改進設計, 使其成為 0-Hazard Free. 所有數位電路設計(改進前後), 均以 Maxplus-II Schematic 方式模擬驗證....
posted by 慶順 @
10:26 PM
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慶順
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大葉大學, 電機系, Taiwan
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