Verilog 數位設計
Monday, October 30, 2006
第一階段實作考試
實作內容: 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. 並決定 0-Hazard 所在, 並改進設計, 使其成為 0-Hazard Free. 所有數位電路設計(改進前後), 均以 Maxplus-II Schematic 方式模擬驗證....
posted by 慶順 @
10:26 PM
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慶順
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大葉大學, 電機系, Taiwan
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MaxPlus-II 模擬 1-Hazard 的電路圖與時序圖
第一階段實作考試
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SynaptiCAD 使用簡介
課程中會用到的工具軟體下載.....MaxPlus II 學生版 下載
課程中會用到的工具軟體下載.....SynaptiCAD 試用版 下載
請95-上學期(95年9月)修課同學在這個訊息下, 留下自己的部落格網址....
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