第二階段實作考試

實作內容: 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. 並決定 0-Hazard 所在, 並改進設計, 使其成為 0-Hazard Free. 所有數位電路設計(改進前後), 均以 結構化 Verilog 設計, 僅使用NAND 邏輯閘(不含其他型式), 最後於 SynaptiCAD 模擬驗證....

MaxPlus-II 模擬 1-Hazard 的電路圖與時序圖